Please use this identifier to cite or link to this item:
https://hdl.handle.net/10216/121199| Author(s): | Júnio Duarte Lopes Parente |
| Title: | Gerador de padrões de vídeo UHD utilizando HDL (Verilog) |
| Issue Date: | 2019-07-05 |
| Abstract: | The present dissertation consists of the implementation in a FPGA, using HDL (Verilog) and existing IP Cores, of a Video Pattern Generator for high resolutions as is the case of 4K and 8K, at 60 frames per second (fps). The frames generated by the Video Pattern Generatore are sent to the SDI interface and are used multilink techniques to be able to send a higher data rate that could not be transmitted through a single link. |
| Description: | A presente dissertação consiste na implementação, em FPGA, recorrendo a HDL (Verilog) e IP Cores existentes, de um gerador de padrões de vídeo para altas resoluções como é o caso do 4K e do 8K, a 60 frames por segundo (fps). As frames geradas pelo gerador de padrões de vídeo, são enviadas para a interface SDI e são utilizadas técnicas multilink para se conseguir enviar uma dada cadência de dados mais elevada que não conseguiria ser transmitida através de um único link SDI. |
| Subject: | Engenharia electrotécnica, electrónica e informática Electrical engineering, Electronic engineering, Information engineering |
| Scientific areas: | Ciências da engenharia e tecnologias::Engenharia electrotécnica, electrónica e informática Engineering and technology::Electrical engineering, Electronic engineering, Information engineering |
| TID identifier: | 202394417 |
| URI: | https://hdl.handle.net/10216/121199 |
| Document Type: | Dissertação |
| Rights: | openAccess |
| Appears in Collections: | FEUP - Dissertação |
Files in This Item:
| File | Description | Size | Format | |
|---|---|---|---|---|
| 342925.pdf | Gerador de padrões de vídeo UHD utilizando HDL (Verilog) | 5.51 MB | Adobe PDF |  View/Open |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.