Please use this identifier to cite or link to this item:
https://hdl.handle.net/10216/138042Full metadata record
| DC Field | Value | Language |
|---|---|---|
| dc.creator | Pedro Rodrigues de Castro | |
| dc.date.accessioned | 2025-11-07T05:01:04Z | - |
| dc.date.available | 2025-11-07T05:01:04Z | - |
| dc.date.issued | 2021-07-09 | |
| dc.date.submitted | 2021-12-06 | |
| dc.identifier.other | sigarra:517384 | |
| dc.identifier.uri | https://hdl.handle.net/10216/138042 | - |
| dc.description | Nesta dissertação pretende-se desenvolver uma arquitetura de processamento dedicada destinada à aceleração de aplicações específicas, inspirada na estrutura de unidades de processamento do tipo GPU. A unidade de processamento deverá ser programável e configurável para os requisitos de aplicações específicas, sendo adaptada aos tipos e à quantidade de recursos lógicos disponíveis num dispositivo FPGA selecionado. Pretende-se que o acelerador consiga tirar o máximo partido dos recursos disponíveis num determinado dispositivo FPGA (memória, unidades aritméticas, recursos lógicos) com o objetivo de maximizar o desempenho de aplicações selecionadas. Serão consideradas aplicações alvo no domínio do processamento de imagem e de "machine learning". Uma vez selecionada uma arquitetura base, a especialização para uma aplicação (ou classe de aplicações) terá por base a configuração de 3 componentes fundamentais: organização do sistema de memória distribuída (construído com os blocos de memória RAM internos da FPGA), organização das unidades de processamento aritmético (que podem ser heterogéneas) e dimensão dos caminhos de dados. O sistema a desenvolver deverá ser desenhado ao nível RTL, em Verilog, e contemplar um processo automatizado para personalizar o acelerador a partir de um conjunto de especificações definidas com base nas características da aplicação alvo. Esse processo de personalização poderá ser feito com base na definição de parâmetros em Verilog, ou também recorrendo a aplicações dedicadas, a desenvolver, para gerar diretamente código Verilog. Deverá também ser desenvolvido um conjunto elementar de ferramentas de suporte, nomeadamente para geração do código a executar pelo processador. Como validação final, pretende-se integrar e demonstrar o acelerador num sistema de processamento de imagem em tempo real. | |
| dc.language.iso | eng | |
| dc.rights | openAccess | |
| dc.subject | Engenharia electrotécnica, electrónica e informática | |
| dc.subject | Electrical engineering, Electronic engineering, Information engineering | |
| dc.title | Field-Configurable GPU | |
| dc.type | Dissertação | |
| dc.contributor.uporto | Faculdade de Engenharia | |
| dc.identifier.doi | 10.34626/nnf9-0556 | |
| dc.identifier.tid | 202824756 | |
| dc.subject.fos | Ciências da engenharia e tecnologias::Engenharia electrotécnica, electrónica e informática | |
| dc.subject.fos | Engineering and technology::Electrical engineering, Electronic engineering, Information engineering | |
| thesis.degree.discipline | Mestrado Integrado em Engenharia Electrotécnica e de Computadores | |
| thesis.degree.grantor | Faculdade de Engenharia | |
| thesis.degree.grantor | Universidade do Porto | |
| thesis.degree.level | 1 | |
| Appears in Collections: | FEUP - Dissertação | |
Files in This Item:
| File | Description | Size | Format | |
|---|---|---|---|---|
| 517384.pdf | Field-Configurable GPU | 4.01 MB | Adobe PDF |  View/Open |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.